（原标题：硅芯科技推出三维堆叠芯片系统建模工具3Sheng_Zenith）苏州股票配资平台
来源：硅芯科技官微
硅芯科技自研3Sheng Integration Platform，实现三维堆叠芯片的系统级规划、物理实现与分析、可测性与可靠性设计等，集成“系统-测试-综合-仿真-验证”五引擎合一，具有统一数据底座，支持三维异构集成系统的敏捷开发与可定制化的协同设计优化，并在多个功能和性能上具有独创性。
直面需求
3月在HiPi联盟大会，已听到多位业内顶级设计专家发声Chiplet和3D IC对设计和EDA挑战。
近年来国内设计三维异构集成芯片的困扰似乎集中于设计出的堆叠结构，却在仿真和验证以后仍然发现诸多问题！于是“缺乏架构设计，急需设计协同和优化，设计要素全线左移”已经成为了业界对三维芯片堆叠设计的共识！
要做一个设计，初心始于SoC的迭代，如果没有架构设计，严格说是能融合支持IP划分、工艺选择、版图探索、前仿真、互连检查与优化、基于电源和热的物理实现、跨Die物理签核的多点协同设计的架构设计和早期分析工具，那这样的设计通常会南辕北辙。
在近期硅芯科技的行业分享讲座上，创始人赵毅博士基于业界3D IC设计遇到的问题做了又一轮的总结。其中提到：顶层架构对于应用场景、有效探索和规划收敛，以及对于诸多预分析问题的针对性解决策略；面向封装设施，涉及从互连角度对于单Chiplet、凸点、I/O等设计间的数据trade-off、高复杂度中介层布线优化、各种信号线设计指标的对策等问题；在综合设计指标层面，提出了PPPAC新框架中对于先进封装工艺方案的效益匹配、如何利用封装结构做性能-成本-稳定性的协同，以及贯穿各级设计的测试与容错机制。
其中，重要提及的是top层的架构贯穿始终，配合架构设计的整套综合与验证才是有效的。在先进封装的工艺发展，已经进入到PPPAC的三维设计指标阶段，新的设计指标们需要我们从架构到性能的协同、设计到封装的协同，以及签核到封装的协同共同来考虑问题。
多芯片集成设计中，多个关键问题都聚焦在架构端：若不能在早期的物理和性能上规划好设计方案，后面大量的工作可能也就是试错，甚至大量的仿真和验证，在面对大量复杂互连资源中也仅仅是亡羊补牢。
硅芯科技在这个时间推出Chiplet架构设计工具——3Sheng_Zenith系统建模工具，希望和业界同仁共同面对Chiplet和先进封装目前遇到的首要问题。
3Sheng Integration Zenith
多芯片集成系统建模工具
1. 系统级规划——从partition到floorplan
2. 互连设计与优化——接口设计与布线优化
3. 系统早期分析——架构前仿真和成本模型
01
系统级规划
1.1 SoC划分
1.2Chiplet建模
1.3Floorplan
1.4DFT规划
1.1 SoC划分
● SoC划分是对原有芯片架构的一次分解和重构探索，从原本的x,y轴，向y方向上的延伸，探索设计可能、提升系统性能、扩展到更大的空间、降低SoC本身设计成本与良率。
● 3Sheng_Zenith系统建模工具首先将一个SoC设计（通常为netlist文件）切分为多个小的Die进行模块化处理，为后续设计奠定基础。每个Die被设计为独立的Chiplet，以便于灵活地进行布局规划和资源优化。后续可通过调整目标函数（设计开销）的cost系数，执行新一轮的迭代，在各项设计开销收敛的情况下，逐步完成优化的布局。
SoC划分
1.2 Chiplet建模
● Chiplet建模是系统级规划的核心步骤，工具对每个划分后的Die进行建模，形成独立的Chiplet模块，以确保设计的可重复性和可扩展性。每一块Die在堆叠设计中可做为一个IP进行物理规划和展示。
● 在3Sheng_Zenith工具中，Chiplet建模通过系统规划后，即可进行物理设计与测试综合的协同设计，可以在跨Die级别进行信号、电源、功耗、时序的分析，并在完成多Die的系统集成后，每个Chiplet的制造成本可以获得评估。
基于Chiplet模块的系统级建模
1.3 Floorplan
●Chiplet建模后即可进行系统级规划（Floorplan）。Floorplan负责优化所有Chiplet在2.5D/3D集成电路中的布局，确保资源合理分配，为后续布线和仿真做好准备。
● 工具支持有丰富的多功能点展示，像飞线、热力图等，通过在界面双击可以任意切换。
系统级规划显示
1.4 DFT规划
● 多芯片集成系统是多个同构或异构裸片在封装级别上的混合集成，相较传统的芯片集成在质量保障和测试需求上存在巨大差异——如若没有进行可测性和容错设计，大量的Bump互连和TSV存在的设计和制造问题均可能成为破坏系统稳定性和质量的潜在风险，所以基于互连设施的3D DFT就尤为关键。
● 3Sheng_Zenith工具在系统规划的早期就对DFT和FT（Fault tolerance）设计资源进行规划，对测试和容错所需要的硬件与互连资源在划分和系统物理规划中就进行分配，以完成3D系统的稳定性、完整性和协同热与应力管理的设计准备。
多芯片堆叠系统的互连故障与修复功能示例
获得具有测试完备性的三维堆叠的floorplan后，即可进行互连关系检查和布线与优化，快速完成初步的系统结构，设计者后续可以根据生成的多个结构来进一步评估所希望的SoC架构如何设计。
02
互连设计优化
2.1 3D编辑与显示
2.2接口连接性检查
2.3预布线与优化
2.1 3D编辑与显示
在进行系统级集成编辑中，工具支持三维坐标系的图形设计，供设计者随意拖动和旋转视角对设计进行改动。支持多形态堆叠方式，对于各Die重叠部分的互连信息查看与标签检索，便于自定义调整，确保系统规划阶段的互连快速搭建。
(a) 3D编辑与显示器
(b) 接口连接性检查
2.2 接口连接性检查
3Sheng_Zenith提供接口连接性检查的功能，检查进行Bump凸点互连规划的物理连接关系和逻辑连接关系的一致性。如发生凸点非对准、凸点错位、不正确的凸点连接问题会报错出来。设计者在早期完成一轮互连规划的检查，在物理实现之后再完成详细的验证，这样可以在早期完成宏观的互连设计。
2.3 预布线与优化
对Bump互连检查之后，快速进入预布线与优化。工具对堆叠结构执行全局布线和细节布线，确保chiplet之间的信号连接能够满足电性要求，并自动迭代优化布线效果。布线情况提供实时3D效果图，对各个层切面可以进行观察，通过菜单窗口切换即可获得生成的GDS效果图。
预布线与优化
获得初步物理编译的系统，即可进入该系统模型的评估，这些指标在详细设计中可以进一步优化，3Sheng_Zenith提供的预分析工具可支持初步的性能、稳定性、设计开销与封装制造成本的基本考量。
03
系统早期分析
3.1 协同设计仿真
3.2布线鲁棒性
3.3制造成本评估
3.1 协同设计仿真
● 在完成系统级规划后，进入一个系统性能的早期分析，这是一个多级的协同设计仿真 (Multi-level Co-Design and Simulation) 。协同设计仿真支持直接调用3Sheng_Volcano分析工具组件，包括信号完整性分析工具Isis、电源完整性工具Pyros、热/电热分析工具Dynam，以及功耗分析工具Atrop，以及物理验证3Sheng_Ravine工具，以确保所设计系统的可靠性和稳定性（如下图所示）。
完整的架构阶段预分析
● 经系统级规划的早期分析后，就可进入测试容错设计与整体的物理设计实现，分别由3Sheng全流程设计工具的3Sheng_Ocean和3Sheng_Ranger来完成测试容错与Chiplet堆叠的物理综合过程。不同工具之间享有统一的原生数据底座，可以实现流程和设计环境的灵活切换。这个部分我们在后续的工具发布中会进一步详细介绍，在本篇中暂不赘述。
3.2 布线鲁棒性
在初步规划的多芯片集成系统，其互连布线仍然对最终需要的性能，尤其是高带宽大功耗场景下，基于制造工艺差异等因素，需要对布线的鲁棒性进行一次检查。工具在系统早期分析中，特别针对跨Die互连的电源线和信号线的结构，对系统模型进行寄生参数提取，完成对整体绕线约束的检查，确保结构的完整和可靠。
3.3 制造成本评估
● Chiplet异构集成是下一代的SoC设计方法，除了IP、软件、模组、光罩等固定SoC成本以外，Chiplet架构设计的另一个不可或缺组成部分是新系统的制造成本（Fabrication Cost），涉及到根据划分、floorplan和布线与优化中基于设计指标的迭代收敛，最终要适应制造的成本，包括晶圆成本、封装成本、键合成本、测试设计成本等。
制造成本预分析
● 3Sheng_Arhi中丰富的制造成本模型是完成先进封装方案的保障，确保达成系统级设计，从规划到封装协同设计的完整设计，包括性能指标成本与先进封装成本。对于预布线的多个Chiplet与中介层和基板的集成目标，可以获得各Die的成本分析，包括设计资源预算、布线效能评估，可以帮助设计者及时发现和优化问题。
好了，本次新产品发布，我们暂先讲到这里，后续期待很快和大家再见面，探讨高性能协同设计优化的物理设计、多Die测试容错设计、高速互连设计协同仿真等方面的工具与设计方案。期待SiChip和业界设计师们一起深入交流三维堆叠芯片的有效设计思路和EDA/IP之道。
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关于硅芯
珠海硅芯科技有限公司主要从事新一代2.5D/3D堆叠芯片EDA软件设计的研发及产业化。三维集成电路（堆叠芯片）设计EDA是具有重要意义的技术创新产品，通过堆叠芯片设计实现更高性能、更高集成度、更高可靠性和更低功耗的芯片系统，不仅能够填补国产芯片EDA软件的差距，同时借助2.5D/3D堆叠芯片的行业趋势，助力国产芯片设计行业产业升级，推动RISC-V, AI, GPU, CPU, NPU等各类芯片及终端应用领域发展。
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